e6b05276d8
Another scaling factor was added and both input signals can now be independenly scaled. In Single Input Mode only Input 1 is passed to the output (negated if configured as negative feddback). In double input mode Input 2 is added/subtracted from Input 1 (in1 +/- in2). The delay line is only applied to Input 2. Addsub was removed from the design (all Additions and Subtractions are directly implemented in VHDL code). Config signals were latched to follow the data flow path and prevent glitches on certain events. Vivado Project updated. Single Package containing all needed pre-calculated sine arrays. General Code Cleanup.
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23 KiB
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<!-- Product Version: Vivado v2018.3.1 (64-bit) -->
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<!-- -->
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<!-- Copyright 1986-2019 Xilinx, Inc. All Rights Reserved. -->
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<Project Version="7" Minor="39" Path="C:/Users/JohnD/Desktop/labor-mst/xillinux-syn/vivado/xillydemo.xpr">
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<DefaultLaunch Dir="$PRUNDIR"/>
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<Configuration>
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<Option Name="Id" Val="4ea9794cae5e47e59b5a8a5fb59f663e"/>
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<Option Name="Part" Val="xc7z020clg484-1"/>
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<Option Name="CompiledLibDir" Val="$PCACHEDIR/compile_simlib"/>
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<Option Name="CompiledLibDirXSim" Val=""/>
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<Option Name="CompiledLibDirModelSim" Val="$PCACHEDIR/compile_simlib/modelsim"/>
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<Option Name="CompiledLibDirQuesta" Val="$PCACHEDIR/compile_simlib/questa"/>
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<Option Name="CompiledLibDirIES" Val="$PCACHEDIR/compile_simlib/ies"/>
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<Option Name="CompiledLibDirXcelium" Val="$PCACHEDIR/compile_simlib/xcelium"/>
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<Option Name="CompiledLibDirVCS" Val="$PCACHEDIR/compile_simlib/vcs"/>
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<Option Name="CompiledLibDirRiviera" Val="$PCACHEDIR/compile_simlib/riviera"/>
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<Option Name="CompiledLibDirActivehdl" Val="$PCACHEDIR/compile_simlib/activehdl"/>
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<Option Name="TargetLanguage" Val="VHDL"/>
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<Option Name="BoardPart" Val=""/>
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<Option Name="SourceMgmtMode" Val="DisplayOnly"/>
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<Option Name="ActiveSimSet" Val="sim_1"/>
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<Option Name="DefaultLib" Val="xil_defaultlib"/>
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<Option Name="ProjectType" Val="Default"/>
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<Option Name="IPRepoPath" Val="$PPRDIR/../vivado-essentials/vivado-ip"/>
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<Option Name="IPOutputRepo" Val="$PCACHEDIR/ip"/>
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<Option Name="IPCachePermission" Val="read"/>
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<Option Name="IPCachePermission" Val="write"/>
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<Option Name="EnableCoreContainer" Val="FALSE"/>
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<Option Name="CreateRefXciForCoreContainers" Val="FALSE"/>
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<Option Name="IPUserFilesDir" Val="$PIPUSERFILESDIR"/>
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<Option Name="IPStaticSourceDir" Val="$PIPUSERFILESDIR/ipstatic"/>
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<Option Name="EnableBDX" Val="FALSE"/>
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<Option Name="DSAVendor" Val="xilinx"/>
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|
<Option Name="DSANumComputeUnits" Val="60"/>
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<Option Name="WTXSimLaunchSim" Val="0"/>
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<Option Name="WTModelSimLaunchSim" Val="0"/>
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<Option Name="WTQuestaLaunchSim" Val="0"/>
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|
<Option Name="WTIesLaunchSim" Val="0"/>
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|
<Option Name="WTVcsLaunchSim" Val="0"/>
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|
<Option Name="WTRivieraLaunchSim" Val="0"/>
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|
<Option Name="WTActivehdlLaunchSim" Val="0"/>
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|
<Option Name="WTXSimExportSim" Val="2"/>
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|
<Option Name="WTModelSimExportSim" Val="2"/>
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|
<Option Name="WTQuestaExportSim" Val="2"/>
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|
<Option Name="WTIesExportSim" Val="2"/>
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|
<Option Name="WTVcsExportSim" Val="2"/>
|
|
<Option Name="WTRivieraExportSim" Val="2"/>
|
|
<Option Name="WTActivehdlExportSim" Val="2"/>
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|
<Option Name="GenerateIPUpgradeLog" Val="TRUE"/>
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|
<Option Name="XSimRadix" Val="hex"/>
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|
<Option Name="XSimTimeUnit" Val="ns"/>
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|
<Option Name="XSimArrayDisplayLimit" Val="1024"/>
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|
<Option Name="XSimTraceLimit" Val="65536"/>
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|
<Option Name="SimTypes" Val="rtl"/>
|
|
<Option Name="SimTypes" Val="bfm"/>
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|
<Option Name="SimTypes" Val="tlm"/>
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|
<Option Name="SimTypes" Val="tlm_dpi"/>
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|
<Option Name="MEMEnableMemoryMapGeneration" Val="TRUE"/>
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|
</Configuration>
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<FileSets Version="1" Minor="31">
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|
<FileSet Name="sources_1" Type="DesignSrcs" RelSrcDir="$PSRCDIR/sources_1">
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<Filter Type="Srcs"/>
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<File Path="$PPRDIR/../vhdl/src/xillydemo.vhd">
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|
<FileInfo SFType="VHDL2008">
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|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
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|
</FileInfo>
|
|
</File>
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|
<File Path="$PPRDIR/../vhdl/src/smbus.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="implementation"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../vhdl/src/i2s_audio.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="implementation"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../vhdl/src/xillybus.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="implementation"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../vhdl/src/xillybus_core.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="implementation"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../vivado-essentials/system.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="implementation"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../vivado-essentials/vivado_system/vivado_system.bd">
|
|
<FileInfo>
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="implementation"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../cores/xillybus_core.ngc">
|
|
<FileInfo>
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="implementation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../cores/xillyvga_core.ngc">
|
|
<FileInfo>
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="implementation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/mult.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/single_port_ram.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/clockgen.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/pmod_da3_ctrl.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/typedef_package.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/scaler.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/feedback_top.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/feedback_controller.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/synchronizer.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/delay_line.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/async_fifo.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/dual_port_ram.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/feedback_loop.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/pmod_ad1_ctrl.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../../src/xillybus_link.vhd">
|
|
<FileInfo SFType="VHDL2008">
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../vivado-essentials/fifo_32x512/fifo_32x512.xci">
|
|
<FileInfo>
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="implementation"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="$PPRDIR/../vivado-essentials/fifo_8x2048/fifo_8x2048.xci">
|
|
<FileInfo>
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="implementation"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<Config>
|
|
<Option Name="DesignMode" Val="RTL"/>
|
|
<Option Name="TopModule" Val="xillydemo"/>
|
|
<Option Name="ExtraSearchPath" Val="W:/xillinux-eval-zedboard-2.0c/cores"/>
|
|
</Config>
|
|
</FileSet>
|
|
<FileSet Name="constrs_1" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1">
|
|
<Filter Type="Constrs"/>
|
|
<File Path="$PPRDIR/../vivado-essentials/xillydemo.xdc">
|
|
<FileInfo>
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="implementation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<Config>
|
|
<Option Name="TargetConstrsFile" Val="$PPRDIR/../vivado-essentials/xillydemo.xdc"/>
|
|
<Option Name="ConstrsType" Val="XDC"/>
|
|
</Config>
|
|
</FileSet>
|
|
<FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1">
|
|
<Filter Type="Srcs"/>
|
|
<Config>
|
|
<Option Name="DesignMode" Val="RTL"/>
|
|
<Option Name="TopModule" Val="unknown"/>
|
|
<Option Name="TransportPathDelay" Val="0"/>
|
|
<Option Name="TransportIntDelay" Val="0"/>
|
|
<Option Name="SimMode" Val="post-implementation"/>
|
|
<Option Name="SrcSet" Val="sources_1"/>
|
|
<Option Name="xsim.simulate.runtime" Val="1000 ns"/>
|
|
<Option Name="xsim.simulate.uut" Val="UUT"/>
|
|
</Config>
|
|
</FileSet>
|
|
<FileSet Name="utils_1" Type="Utils" RelSrcDir="$PSRCDIR/utils_1">
|
|
<Filter Type="Utils"/>
|
|
<Config>
|
|
<Option Name="TopAutoSet" Val="TRUE"/>
|
|
</Config>
|
|
</FileSet>
|
|
<FileSet Name="vga_fifo" Type="BlockSrcs" RelSrcDir="$PSRCDIR/vga_fifo">
|
|
<File Path="$PPRDIR/../vivado-essentials/vga_fifo/vga_fifo.xci">
|
|
<FileInfo>
|
|
<Attr Name="UsedIn" Val="synthesis"/>
|
|
<Attr Name="UsedIn" Val="implementation"/>
|
|
<Attr Name="UsedIn" Val="simulation"/>
|
|
</FileInfo>
|
|
</File>
|
|
<Config>
|
|
<Option Name="TopModule" Val="vga_fifo"/>
|
|
<Option Name="UseBlackboxStub" Val="1"/>
|
|
</Config>
|
|
</FileSet>
|
|
</FileSets>
|
|
<Simulators>
|
|
<Simulator Name="XSim">
|
|
<Option Name="Description" Val="Vivado Simulator"/>
|
|
<Option Name="CompiledLib" Val="0"/>
|
|
</Simulator>
|
|
<Simulator Name="ModelSim">
|
|
<Option Name="Description" Val="ModelSim Simulator"/>
|
|
</Simulator>
|
|
<Simulator Name="Questa">
|
|
<Option Name="Description" Val="Questa Advanced Simulator"/>
|
|
</Simulator>
|
|
<Simulator Name="Riviera">
|
|
<Option Name="Description" Val="Riviera-PRO Simulator"/>
|
|
</Simulator>
|
|
<Simulator Name="ActiveHDL">
|
|
<Option Name="Description" Val="Active-HDL Simulator"/>
|
|
</Simulator>
|
|
</Simulators>
|
|
<Runs Version="1" Minor="10">
|
|
<Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7z020clg484-1" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/synth_1" IncludeInArchive="true">
|
|
<Strategy Version="1" Minor="2">
|
|
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2018"/>
|
|
<Step Id="synth_design"/>
|
|
</Strategy>
|
|
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
|
|
<ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2018"/>
|
|
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
|
|
</Run>
|
|
<Run Id="vga_fifo_synth_1" Type="Ft3:Synth" SrcSet="vga_fifo" Part="xc7z020clg484-1" ConstrsSet="vga_fifo" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" Dir="$PRUNDIR/vga_fifo_synth_1" IncludeInArchive="true">
|
|
<Strategy Version="1" Minor="2">
|
|
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2018"/>
|
|
<Step Id="synth_design"/>
|
|
</Strategy>
|
|
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
|
|
<ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2018"/>
|
|
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
|
|
</Run>
|
|
<Run Id="impl_1" Type="Ft2:EntireDesign" Part="xc7z020clg484-1" ConstrsSet="constrs_1" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/impl_1" SynthRun="synth_1" IncludeInArchive="true" GenFullBitstream="true">
|
|
<Strategy Version="1" Minor="2">
|
|
<StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2018"/>
|
|
<Step Id="init_design"/>
|
|
<Step Id="opt_design"/>
|
|
<Step Id="power_opt_design"/>
|
|
<Step Id="place_design"/>
|
|
<Step Id="post_place_power_opt_design"/>
|
|
<Step Id="phys_opt_design"/>
|
|
<Step Id="route_design" PostStepTclHook="$PPRDIR/../vivado-essentials/showstopper.tcl"/>
|
|
<Step Id="post_route_phys_opt_design"/>
|
|
<Step Id="write_bitstream"/>
|
|
</Strategy>
|
|
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
|
|
<ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2018"/>
|
|
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
|
|
</Run>
|
|
<Run Id="vga_fifo_impl_1" Type="Ft2:EntireDesign" Part="xc7z020clg484-1" ConstrsSet="vga_fifo" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" SynthRun="vga_fifo_synth_1" IncludeInArchive="false" GenFullBitstream="true">
|
|
<Strategy Version="1" Minor="2">
|
|
<StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2018"/>
|
|
<Step Id="init_design"/>
|
|
<Step Id="opt_design"/>
|
|
<Step Id="power_opt_design"/>
|
|
<Step Id="place_design"/>
|
|
<Step Id="post_place_power_opt_design"/>
|
|
<Step Id="phys_opt_design"/>
|
|
<Step Id="route_design"/>
|
|
<Step Id="post_route_phys_opt_design"/>
|
|
<Step Id="write_bitstream"/>
|
|
</Strategy>
|
|
<ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2018"/>
|
|
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
|
|
</Run>
|
|
</Runs>
|
|
<MsgRule>
|
|
<MsgAttr Name="RuleType" Val="1"/>
|
|
<MsgAttr Name="Limit" Val="-1"/>
|
|
<MsgAttr Name="NewSeverity" Val="INFO"/>
|
|
<MsgAttr Name="Id" Val="BD 41-968"/>
|
|
<MsgAttr Name="Severity" Val="ANY"/>
|
|
<MsgAttr Name="ShowRule" Val="1"/>
|
|
<MsgAttr Name="RuleSource" Val="2"/>
|
|
<MsgAttr Name="StringIsRegExp" Val="0"/>
|
|
<MsgAttr Name="RuleId" Val="1"/>
|
|
<MsgAttr Name="Note" Val=""/>
|
|
<MsgAttr Name="Author" Val=""/>
|
|
<MsgAttr Name="CreatedTimestamp" Val=""/>
|
|
<MsgAttr Name="StringsToMatch" Val="xillybus_S_AXI"/>
|
|
</MsgRule>
|
|
<MsgRule>
|
|
<MsgAttr Name="RuleType" Val="1"/>
|
|
<MsgAttr Name="Limit" Val="-1"/>
|
|
<MsgAttr Name="NewSeverity" Val="INFO"/>
|
|
<MsgAttr Name="Id" Val="Netlist 29-160"/>
|
|
<MsgAttr Name="Severity" Val="ANY"/>
|
|
<MsgAttr Name="ShowRule" Val="1"/>
|
|
<MsgAttr Name="RuleSource" Val="2"/>
|
|
<MsgAttr Name="StringIsRegExp" Val="0"/>
|
|
<MsgAttr Name="RuleId" Val="10"/>
|
|
<MsgAttr Name="Note" Val=""/>
|
|
<MsgAttr Name="Author" Val=""/>
|
|
<MsgAttr Name="CreatedTimestamp" Val=""/>
|
|
<MsgAttr Name="StringsToMatch" Val="vivado_system_processing_system7"/>
|
|
</MsgRule>
|
|
<MsgRule>
|
|
<MsgAttr Name="RuleType" Val="1"/>
|
|
<MsgAttr Name="Limit" Val="-1"/>
|
|
<MsgAttr Name="NewSeverity" Val="INFO"/>
|
|
<MsgAttr Name="Id" Val="PSU-1"/>
|
|
<MsgAttr Name="Severity" Val="ANY"/>
|
|
<MsgAttr Name="ShowRule" Val="1"/>
|
|
<MsgAttr Name="RuleSource" Val="2"/>
|
|
<MsgAttr Name="StringIsRegExp" Val="0"/>
|
|
<MsgAttr Name="RuleId" Val="11"/>
|
|
<MsgAttr Name="Note" Val=""/>
|
|
<MsgAttr Name="Author" Val=""/>
|
|
<MsgAttr Name="CreatedTimestamp" Val=""/>
|
|
</MsgRule>
|
|
<MsgRule>
|
|
<MsgAttr Name="RuleType" Val="1"/>
|
|
<MsgAttr Name="Limit" Val="-1"/>
|
|
<MsgAttr Name="NewSeverity" Val="INFO"/>
|
|
<MsgAttr Name="Id" Val="PSU-2"/>
|
|
<MsgAttr Name="Severity" Val="ANY"/>
|
|
<MsgAttr Name="ShowRule" Val="1"/>
|
|
<MsgAttr Name="RuleSource" Val="2"/>
|
|
<MsgAttr Name="StringIsRegExp" Val="0"/>
|
|
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<MsgAttr Name="CreatedTimestamp" Val=""/>
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</MsgRule>
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<MsgRule>
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<MsgAttr Name="RuleType" Val="1"/>
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<MsgAttr Name="StringsToMatch" Val="xillybus_M_AXI"/>
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</MsgRule>
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<MsgRule>
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<MsgAttr Name="RuleType" Val="1"/>
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</MsgRule>
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<MsgRule>
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<MsgAttr Name="Note" Val=""/>
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</MsgRule>
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<MsgRule>
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<MsgAttr Name="RuleType" Val="1"/>
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</MsgRule>
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<MsgRule>
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<MsgAttr Name="Note" Val=""/>
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<MsgAttr Name="StringsToMatch" Val="xillybus_S_AXI/Reg"/>
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</MsgRule>
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<MsgRule>
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<MsgAttr Name="RuleType" Val="1"/>
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<MsgAttr Name="Limit" Val="-1"/>
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<MsgAttr Name="NewSeverity" Val="INFO"/>
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<MsgAttr Name="Severity" Val="ANY"/>
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<MsgAttr Name="Note" Val=""/>
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<MsgAttr Name="StringsToMatch" Val="xlconcat_0/In"/>
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</MsgRule>
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<MsgRule>
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<MsgAttr Name="RuleType" Val="1"/>
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<MsgAttr Name="Limit" Val="-1"/>
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<MsgAttr Name="NewSeverity" Val="INFO"/>
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<MsgAttr Name="Severity" Val="ANY"/>
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<MsgAttr Name="Note" Val=""/>
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<MsgAttr Name="StringsToMatch" Val="xillybus_lite.ngc"/>
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